EDK (MicroBlaze)におけるDDR3-SDRAM用IP MIGの設定方法についてご紹介します。
弊社ラインナップで、Kintex-7シリーズを搭載している製品が対象となります。
本ページの作成にはISE Ver.14.7を使用しています。
以下より、Xilinx Platform StudioでのIPの追加手順を示しします。
IPの追加 - Memory Controller(DDR2/DDR3)を追加します。
MIG設定画面 (1/12) - "Edit current EDK IP configuration" を選択し "Next"をクリックします。
MIG設定画面 (2/12) - "Next"をクリックします。
MIG設定画面 (3/12) - "DDR3 SDRAM" を選択し "Next"をクリックします。
MIG設定画面 (4/12) - 適当な"Memory Part" 、"Data Width"を選択します。"Next"をクリックします。
MIG設定画面 (5/12) - 特に変更していません。"Next"をクリックします。
MIG設定画面 (6/12) - "Controller CHip Select Pin"をDisableとし "Next"をクリックします。
MIG設定画面 (7/12) - 特に変更していません。"Next"をクリックします。
MIG設定画面 (8/12) - 特に変更していません。"Next"をクリックします。
MIG設定画面 (9/12) - "Fixed Pin Out..."を選択し、"Next"をクリックします。
MIG設定画面 (10/12) - 各製品における"Pin Number"を入力します。"Bank Number, Byte Number"は自動的に補完されます。全てを入力後"Validate"をクリックしDRC(Design Rule Check)を行います。
MIG設定画面 (11/12) - 有効なピンアサインが確認され、ダイアログが表示されます。"OK"をクリックし、"Next"をクリックします。
MIG設定画面 (12/12) - レポートが表示されます。"Finish"をクリックします。
EDKでの設定 (1/7) - IPをAXIバスに接続します。
EDKでの設定 (2/7) - IPにアドレスを割り付けます。
EDKでの設定 (3/7) - クロックの接続を調整します。"Hardware - Launch Clock Wizard..."をクリックします。
EDKでの設定 (4/7) - "mem_refclk"にメモリクロックを設定します。他のクロックは"mem_refclk"設定後、自動設定されます。
外部クロック供給ピンを発生させないために"Clock Source"はすべて<AUTO>とします。"Validate Clocks"をクリックし内容を確認します。
EDKでの設定 (5/7) - "Ports"接続を確認します。"pll_lock"を設定し、"(IO_IF).."を外部接続ピンに設定します。
EDKでの設定 (6/7) - mhsファイル内を一部修正します。"freq_refclk"を供給してしているクロック(clock_generator_0::CLKOUT0)の位相(C_CLKOUT0_PHASE)を337.5に変更します。（※メモリクロックに依ります。詳しくはUG586を参照してください)同様に"sync_pulse"の位相を9.84375に設定します。
EDKでの設定 (7/7) - 正常にネットリストが生成出来る事を確認します。
本ページでお示しするのはあくまでもご参考用です。どうぞ参考になさってください。
弊社製品の出荷検査には上記の方法で作成したプロジェクトを使用しています。
下記もご参照ください
XILINX UG586
(英語) Zynq-7000 SoC and 7 Series Devices Memory Interface Solutions v2.1 User Guide ( ver 2.1, 18838 KB )
(日本語) Zynq-7000 SoC および 7 シリーズ デバイス メモリ インターフェイス ソリューション v2.1 ユーザー ガイド (日本語版) ( ver 2.1, 26269 KB )
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[kw] 2014-09-01 ISE MIG EDK MicroBlaze DDR3-SDRAM Kintex XCM-112 XCM-022 EDX-008
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